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Ziel dieser Arbeit ist die Darstellung und Implementierung von Konzepten zum timing-driven Floorplanning beim hierarchischen VLSI-Entwurf. Kernpunkte eines solchen Entwurfsverfahrens, wie es z. B. das PLAYOUT-System prototypisch verwirklicht, sind bottom-up Abschätzungsphasen und top-down Planungsphasen (Floorplanning) beim Übergang von der Schaltungsstruktur zur -geometrie (Flächenplan und Maskenlayout). Auf umfangreiche Arbeiten zur Flächenabschätzung konnte aufgeb werden. Dagegen werden für die Modellierung der Verzögerungszeiten hierarchische Timinggraphen neu definiert und das Konzept der Shape Functions zu SD-Kurven (Shape and Delay) erweitert. Bei der globalen Verdrahtung konzentrieren sich die Untersuchungen auf geeignete Routinggraphen und sequentielle Routingverfahren, die das Verzögerungszeitverhalten zu erkannten kritischen Senken optimieren. Die in den theoretischen Teilen der Arbeit gewonnenen Erkenntnisse finden Anwendung im Ergebnisteil, der Beispiele und Messungen beschreibt, die mit der im PLAYOUT Chip Planner Version 6 vorgenommenen Implementierung ausgewählter Verfahren erzielt wurden. Diese werden auch in Relation gesetzt zu den Ereignissen der Vorgängerversion des Chip Planner, der ausschließlich nach Flächengesichtspunkten optimiert. Es zeigt sich, dass der Chip Planner durch modulares und objektorientiertes Design eine ausgezeichnete Experimentierumgebung für aktuelle und zukünftige Technologien bietet, in der sich Konzepte und Ideen leicht umsetzen und evaluieren lassen.
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Timing driven floorplanning beim hierarchischen VLSI-Entwurf, Manfred Schölzke
- Sprache
- Erscheinungsdatum
- 1999
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- Titel
- Timing driven floorplanning beim hierarchischen VLSI-Entwurf
- Sprache
- Deutsch
- Autor*innen
- Manfred Schölzke
- Verlag
- Kovač
- Erscheinungsdatum
- 1999
- ISBN10
- 383000012X
- ISBN13
- 9783830000129
- Kategorie
- Skripten & Universitätslehrbücher
- Beschreibung
- Ziel dieser Arbeit ist die Darstellung und Implementierung von Konzepten zum timing-driven Floorplanning beim hierarchischen VLSI-Entwurf. Kernpunkte eines solchen Entwurfsverfahrens, wie es z. B. das PLAYOUT-System prototypisch verwirklicht, sind bottom-up Abschätzungsphasen und top-down Planungsphasen (Floorplanning) beim Übergang von der Schaltungsstruktur zur -geometrie (Flächenplan und Maskenlayout). Auf umfangreiche Arbeiten zur Flächenabschätzung konnte aufgeb werden. Dagegen werden für die Modellierung der Verzögerungszeiten hierarchische Timinggraphen neu definiert und das Konzept der Shape Functions zu SD-Kurven (Shape and Delay) erweitert. Bei der globalen Verdrahtung konzentrieren sich die Untersuchungen auf geeignete Routinggraphen und sequentielle Routingverfahren, die das Verzögerungszeitverhalten zu erkannten kritischen Senken optimieren. Die in den theoretischen Teilen der Arbeit gewonnenen Erkenntnisse finden Anwendung im Ergebnisteil, der Beispiele und Messungen beschreibt, die mit der im PLAYOUT Chip Planner Version 6 vorgenommenen Implementierung ausgewählter Verfahren erzielt wurden. Diese werden auch in Relation gesetzt zu den Ereignissen der Vorgängerversion des Chip Planner, der ausschließlich nach Flächengesichtspunkten optimiert. Es zeigt sich, dass der Chip Planner durch modulares und objektorientiertes Design eine ausgezeichnete Experimentierumgebung für aktuelle und zukünftige Technologien bietet, in der sich Konzepte und Ideen leicht umsetzen und evaluieren lassen.